//
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// Copyright (c) 2011-2014 Qualcomm Atheros, Inc.  All rights reserved.
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// FILE         : pcie_local_reg.h
// DESCRIPTION  : Software Header File for WiFi 2.0
// THIS FILE IS AUTOMATICALLY GENERATED BY DENALI BLUEPRINT, DO NOT EDIT
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//

#ifndef _PCIE_LOCAL_REG_H_
#define _PCIE_LOCAL_REG_H_


#ifndef __PCIE_LOCAL_REG_BASE_ADDRESS
#define __PCIE_LOCAL_REG_BASE_ADDRESS (0x0)
#endif


// 0x0 (RTC_STATE)
#define RTC_STATE_SM_STATE_LSB                                                 11
#define RTC_STATE_SM_STATE_MSB                                                 13
#define RTC_STATE_SM_STATE_MASK                                                0x3800
#define RTC_STATE_SM_STATE_GET(x)                                              (((x) & RTC_STATE_SM_STATE_MASK) >> RTC_STATE_SM_STATE_LSB)
#define RTC_STATE_SM_STATE_SET(x)                                              (((0 | (x)) << RTC_STATE_SM_STATE_LSB) & RTC_STATE_SM_STATE_MASK)
#define RTC_STATE_SM_STATE_RESET                                               0x0
#define RTC_STATE_COLD_RESET_LSB                                               10
#define RTC_STATE_COLD_RESET_MSB                                               10
#define RTC_STATE_COLD_RESET_MASK                                              0x400
#define RTC_STATE_COLD_RESET_GET(x)                                            (((x) & RTC_STATE_COLD_RESET_MASK) >> RTC_STATE_COLD_RESET_LSB)
#define RTC_STATE_COLD_RESET_SET(x)                                            (((0 | (x)) << RTC_STATE_COLD_RESET_LSB) & RTC_STATE_COLD_RESET_MASK)
#define RTC_STATE_COLD_RESET_RESET                                             0x0
#define RTC_STATE_XTAL_COUNT_LSB                                               3
#define RTC_STATE_XTAL_COUNT_MSB                                               9
#define RTC_STATE_XTAL_COUNT_MASK                                              0x3f8
#define RTC_STATE_XTAL_COUNT_GET(x)                                            (((x) & RTC_STATE_XTAL_COUNT_MASK) >> RTC_STATE_XTAL_COUNT_LSB)
#define RTC_STATE_XTAL_COUNT_SET(x)                                            (((0 | (x)) << RTC_STATE_XTAL_COUNT_LSB) & RTC_STATE_XTAL_COUNT_MASK)
#define RTC_STATE_XTAL_COUNT_RESET                                             0x0
#define RTC_STATE_V_LSB                                                        0
#define RTC_STATE_V_MSB                                                        2
#define RTC_STATE_V_MASK                                                       0x7
#define RTC_STATE_V_GET(x)                                                     (((x) & RTC_STATE_V_MASK) >> RTC_STATE_V_LSB)
#define RTC_STATE_V_SET(x)                                                     (((0 | (x)) << RTC_STATE_V_LSB) & RTC_STATE_V_MASK)
#define RTC_STATE_V_RESET                                                      0x0
#define RTC_STATE_ADDRESS                                                      (0x0 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define RTC_STATE_RSTMASK                                                      0x3fff
#define RTC_STATE_RESET                                                        0x0

// 0x4 (PCIE_SOC_WAKE)
#define PCIE_SOC_WAKE_V_LSB                                                    0
#define PCIE_SOC_WAKE_V_MSB                                                    0
#define PCIE_SOC_WAKE_V_MASK                                                   0x1
#define PCIE_SOC_WAKE_V_GET(x)                                                 (((x) & PCIE_SOC_WAKE_V_MASK) >> PCIE_SOC_WAKE_V_LSB)
#define PCIE_SOC_WAKE_V_SET(x)                                                 (((0 | (x)) << PCIE_SOC_WAKE_V_LSB) & PCIE_SOC_WAKE_V_MASK)
#define PCIE_SOC_WAKE_V_RESET                                                  0x0
#define PCIE_SOC_WAKE_ADDRESS                                                  (0x4 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define PCIE_SOC_WAKE_RSTMASK                                                  0x1
#define PCIE_SOC_WAKE_RESET                                                    0x0

// 0x8 (SOC_GLOBAL_RESET)
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_LSB                                 2
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_MSB                                 2
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_MASK                                0x4
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_GET(x)                              (((x) & SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_MASK) >> SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_LSB)
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_SET(x)                              (((0 | (x)) << SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_LSB) & SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_MASK)
#define SOC_GLOBAL_RESET_MASK_PCIE_TRAFFIC_RESET                               0x1
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_LSB                       1
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_MSB                       1
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_MASK                      0x2
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_GET(x)                    (((x) & SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_MASK) >> SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_LSB)
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_SET(x)                    (((0 | (x)) << SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_LSB) & SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_MASK)
#define SOC_GLOBAL_RESET_MASK_SOC_RST_TO_PCIE_BRIDGE_RESET                     0x0
#define SOC_GLOBAL_RESET_V_LSB                                                 0
#define SOC_GLOBAL_RESET_V_MSB                                                 0
#define SOC_GLOBAL_RESET_V_MASK                                                0x1
#define SOC_GLOBAL_RESET_V_GET(x)                                              (((x) & SOC_GLOBAL_RESET_V_MASK) >> SOC_GLOBAL_RESET_V_LSB)
#define SOC_GLOBAL_RESET_V_SET(x)                                              (((0 | (x)) << SOC_GLOBAL_RESET_V_LSB) & SOC_GLOBAL_RESET_V_MASK)
#define SOC_GLOBAL_RESET_V_RESET                                               0x0
#define SOC_GLOBAL_RESET_ADDRESS                                               (0x8 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define SOC_GLOBAL_RESET_RSTMASK                                               0x7
#define SOC_GLOBAL_RESET_RESET                                                 0x4

// 0xc (PCIE_OBS1)
#define PCIE_OBS1_V_LSB                                                        0
#define PCIE_OBS1_V_MSB                                                        31
#define PCIE_OBS1_V_MASK                                                       0xffffffff
#define PCIE_OBS1_V_GET(x)                                                     (((x) & PCIE_OBS1_V_MASK) >> PCIE_OBS1_V_LSB)
#define PCIE_OBS1_V_SET(x)                                                     (((0 | (x)) << PCIE_OBS1_V_LSB) & PCIE_OBS1_V_MASK)
#define PCIE_OBS1_V_RESET                                                      0x0
#define PCIE_OBS1_ADDRESS                                                      (0xc + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define PCIE_OBS1_RSTMASK                                                      0xffffffff
#define PCIE_OBS1_RESET                                                        0x0

// 0x10 (PCIE_OBS2)
#define PCIE_OBS2_V_LSB                                                        0
#define PCIE_OBS2_V_MSB                                                        31
#define PCIE_OBS2_V_MASK                                                       0xffffffff
#define PCIE_OBS2_V_GET(x)                                                     (((x) & PCIE_OBS2_V_MASK) >> PCIE_OBS2_V_LSB)
#define PCIE_OBS2_V_SET(x)                                                     (((0 | (x)) << PCIE_OBS2_V_LSB) & PCIE_OBS2_V_MASK)
#define PCIE_OBS2_V_RESET                                                      0x0
#define PCIE_OBS2_ADDRESS                                                      (0x10 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define PCIE_OBS2_RSTMASK                                                      0xffffffff
#define PCIE_OBS2_RESET                                                        0x0

// 0x14 (PCIE_OBS3)
#define PCIE_OBS3_V_LSB                                                        0
#define PCIE_OBS3_V_MSB                                                        31
#define PCIE_OBS3_V_MASK                                                       0xffffffff
#define PCIE_OBS3_V_GET(x)                                                     (((x) & PCIE_OBS3_V_MASK) >> PCIE_OBS3_V_LSB)
#define PCIE_OBS3_V_SET(x)                                                     (((0 | (x)) << PCIE_OBS3_V_LSB) & PCIE_OBS3_V_MASK)
#define PCIE_OBS3_V_RESET                                                      0x0
#define PCIE_OBS3_ADDRESS                                                      (0x14 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define PCIE_OBS3_RSTMASK                                                      0xffffffff
#define PCIE_OBS3_RESET                                                        0x0

// 0x18 (PCIE_OBS4)
#define PCIE_OBS4_V_LSB                                                        0
#define PCIE_OBS4_V_MSB                                                        31
#define PCIE_OBS4_V_MASK                                                       0xffffffff
#define PCIE_OBS4_V_GET(x)                                                     (((x) & PCIE_OBS4_V_MASK) >> PCIE_OBS4_V_LSB)
#define PCIE_OBS4_V_SET(x)                                                     (((0 | (x)) << PCIE_OBS4_V_LSB) & PCIE_OBS4_V_MASK)
#define PCIE_OBS4_V_RESET                                                      0x0
#define PCIE_OBS4_ADDRESS                                                      (0x18 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define PCIE_OBS4_RSTMASK                                                      0xffffffff
#define PCIE_OBS4_RESET                                                        0x0

// 0x1c (AXI_SLAVE_RD_OBS)
#define AXI_SLAVE_RD_OBS_V_LSB                                                 0
#define AXI_SLAVE_RD_OBS_V_MSB                                                 17
#define AXI_SLAVE_RD_OBS_V_MASK                                                0x3ffff
#define AXI_SLAVE_RD_OBS_V_GET(x)                                              (((x) & AXI_SLAVE_RD_OBS_V_MASK) >> AXI_SLAVE_RD_OBS_V_LSB)
#define AXI_SLAVE_RD_OBS_V_SET(x)                                              (((0 | (x)) << AXI_SLAVE_RD_OBS_V_LSB) & AXI_SLAVE_RD_OBS_V_MASK)
#define AXI_SLAVE_RD_OBS_V_RESET                                               0x0
#define AXI_SLAVE_RD_OBS_ADDRESS                                               (0x1c + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define AXI_SLAVE_RD_OBS_RSTMASK                                               0x3ffff
#define AXI_SLAVE_RD_OBS_RESET                                                 0x0

// 0x20 (AXI_SLAVE_WR_OBS)
#define AXI_SLAVE_WR_OBS_V_LSB                                                 0
#define AXI_SLAVE_WR_OBS_V_MSB                                                 17
#define AXI_SLAVE_WR_OBS_V_MASK                                                0x3ffff
#define AXI_SLAVE_WR_OBS_V_GET(x)                                              (((x) & AXI_SLAVE_WR_OBS_V_MASK) >> AXI_SLAVE_WR_OBS_V_LSB)
#define AXI_SLAVE_WR_OBS_V_SET(x)                                              (((0 | (x)) << AXI_SLAVE_WR_OBS_V_LSB) & AXI_SLAVE_WR_OBS_V_MASK)
#define AXI_SLAVE_WR_OBS_V_RESET                                               0x0
#define AXI_SLAVE_WR_OBS_ADDRESS                                               (0x20 + __PCIE_LOCAL_REG_BASE_ADDRESS)
#define AXI_SLAVE_WR_OBS_RSTMASK                                               0x3ffff
#define AXI_SLAVE_WR_OBS_RESET                                                 0x0



#endif /* _PCIE_LOCAL_REG_H_ */
